Flex Logix завершила разработку IP-блоков встраиваемых ПЛИС под 16-нм техпроцессы

Стартап Flex Logix, занимающийся разработкой встраиваемых ядер ПЛИС, закончил проектирование IP-ядра под техпроцессы TSMC 16FF+ и 16FFC. Встраиваемые IP-ядра ПЛИС EFLX-100, валидация которых в аппаратном исполнении ожидается в начале 2017 года, позволит разрабатывать чипы нового поколения для схем сетевого оборудования, базовых станций и датацентров. Особенность решений – возможность быстрого изменения РТЛ-схемы в любой момент времени после производства, даже в работающей системе.

Встраиваемое ядро ПЛИС EFLX-100 под техпроцессы TSMC 16FF+ и 16FFC обладает архитектурой, оптимизированной под высокоскоростную управляющую логику с сотнями сигналов, обрабатываемых на частоте около 1 ГГц в рамках одного каскада РТЛ с выдачей десятков управляющих сигналов. Ядро EFLX-100 может связываться в массивы для построения скоростных логических блоков управления с числом LUT-таблиц от 100 до 3000.

От 40-нм версии новая 16-нм ПЛИС EFLX-100 отличается некоторыми архитектурными изменениями. Повышенное число вводов/выводов (224 входа и 224 выхода) позволяет обрабатывать более широкие цепи управляющих сигналов. LUT-таблицы с 6 входами позволяют реализовать больше обработки в рамках одного каскада, добиться большей плотности логики и более высокой производительности.

Более надёжная шина питания спроектирована для устойчивой работы на частотах свыше 1 ГГц при наихудших условиях эксплуатации. Ядро, работающее с любым напряжением из рабочего диапазона, требует лишь 5 слоёв трассировки. Монтажная площадь IP-блока EFLX-100 на техпроцессе TSMC составляет 0,05 кв.мм.

Flex Logix испытывает все свои IP-ядра «в кремнии» под основные техпроцессы для гарантии обеспечения низкого уровня интеграции, несмотря на то, что все фирменные решения в цифровом виде совместимы с логическими правилами нормоконтроля (DRC), плюс их работа моделируется в худших условиях: на максимальной частоте и нагрузке, с проверкой динамических и статических падений напряжения.